Fig 7.70 dan 7.71
MODUL 1
Dalam sistem digital, pencacah (counter) merupakan salah satu rangkaian penting yang digunakan untuk menghitung atau mengatur urutan logika secara otomatis. Salah satu jenis counter yang sederhana namun efektif adalah ring counter, yang memanfaatkan flip-flop untuk menghasilkan pola logika berulang. Rangkaian ini sangat berguna dalam aplikasi pengendali urutan, indikator status, dan sistem timing. Ring counter bekerja berdasarkan sinyal clock dan logika flip-flop, sehingga setiap perubahan keadaan terjadi secara sinkron dan teratur.
Mengatur urutan logika digital secara otomatis dan berulang.
Menghasilkan pola keluaran biner berurutan dengan hanya satu bit logika “1” aktif pada satu waktu.
Menyediakan sistem pencacah sinkron berbasis flip-flop yang stabil dan terkontrol.
Menunjukkan prinsip kerja rangkaian ring counter dalam sistem digital menggunakan clock.
Memastikan rangkaian selalu memulai dari keadaan awal yang benar (1000) saat sistem dinyalakan (power-up).
1. Analisis Topologi dan Efisiensi Ring Counter
Ring Counter pada dasarnya adalah shift register (register geser) yang dikonfigurasi dalam untai tertutup (closed-loop), di mana bit keluaran dari tingkat akhir diumpankan kembali sebagai masukan pada tingkat pertama. Rangkaian beroperasi secara sinkron di bawah kendali satu sinyal clock global.
Secara arsitektur, ring counter memiliki kelemahan kritis pada efisiensi pemanfaatan status (state utilization). Sebuah sistem dengan N buah flip-flop secara teoritis mampu menampung 2N
kombinasi status. Namun, ring counter murni hanya memanfaatkan N status. Pada implementasi 4-bit, alih-alih menggunakan 16 status yang tersedia, sistem ini hanya menduduki 4 status aktif.
Meskipun sangat tidak efisien dalam penggunaan hardware, topologi ini dipertahankan karena satu keunggulan utama: kemudahan dekode (self-decoding). Setiap status hanya direpresentasikan oleh satu bit logika '1', sehingga sistem tidak memerlukan gerbang logika kombinasional tambahan untuk menerjemahkan status ke perangkat luaran, meminimalisir risiko glitch propagasi.
2. Transisi Status dan Kerentanan Terhadap Error
Pada kondisi ideal, asumsikan sistem diinisialisasi pada status 1000. Setiap transisi clock yang valid akan menggeser bit '1' sejauh satu posisi, menghasilkan siklus periodik: 1000→0100→0010→0001→1000.
Kelemahan fatal dari sirkulasi tertutup ini adalah ketiadaan logika koreksi diri (self-correction logic). Jika terjadi gangguan kelistrikan transien (seperti interferensi elektromagnetik atau noise suplai) yang menyebabkan satu bit terbalik (misalnya berubah menjadi 1010 atau 0000), rangkaian akan terus mensirkulasikan status cacat tersebut tanpa henti (lockout state).
3. Kompensasi Transien melalui Rangkaian Power-on Reset
Karena ring counter sangat rentan terhadap status awal yang acak tak terduga (random power-up state), sistem mutlak membutuhkan intervensi perangkat keras untuk memaksakan status awal yang valid (yakni 1000). Hal ini diatasi melalui injeksi sinyal asinkron pada saat tegangan Vcc pertama kali terhubung.
Mekanisme ini mengeksploitasi karakteristik transien dari rangkaian resistor-kapasitor (RC).
- Pada t=0 (saat dihidupkan), kapasitor C1 bertindak sebagai sirkuit pendek ke ground, memaksa masukan gerbang logika berada pada titik tegangan 0V (Logika LOW).
- Seiring berjalannya waktu, kapasitor mengisi muatan dengan persamaan tegangan Vc(t)=Vcc (1−e^−t/RC ).
- Peran Kritis Schmitt Trigger: Sangat krusial bahwa gerbang inverter yang digunakan (U1:A dan U1:B) memiliki histeresis (Schmitt Trigger). Jika menggunakan inverter standar, transisi lambat pada tegangan kapasitor akan menyebabkan gerbang logika berosilasi tak terkendali di daerah liniernya. Schmitt trigger meredam masalah ini dan menghasilkan pulsa digital tunggal yang tajam.
Pulsa transien tajam yang dihasilkan oleh konfigurasi RC dan Schmitt Trigger ini didistribusikan secara strategis: satu jalur mengeksekusi fungsi SET asinkron pada flip-flop pertama (memaksa keluaran Q3 =1), sementara jalur lainnya mengeksekusi fungsi RESET/CLEAR asinkron pada ketiga flip-flop sisanya (memaksa Q2 = Q1 =Q0 =0). Sinyal asinkron ini mengabaikan sinyal clock dan menjamin sistem terkunci pada status 1000 sebelum siklus kerja normal dimulai.
Rangkaian pada gambar merupakan rangkaian 4-bit parallel adder/subtractor yang menggunakan IC 74LS283 sebagai komponen utama untuk melakukan operasi penjumlahan dan pengurangan bilangan biner. Rangkaian ini memiliki dua buah input utama yaitu bilangan biner 4-bit A (A1–A4) dan B (B1–B4), serta dua kontrol logika, yaitu ADD dan SUB, yang menentukan mode operasi. Ketika mode ADD diaktifkan (ADD = 1), maka input B digunakan langsung tanpa perubahan dan dijumlahkan dengan input A oleh IC 74LS283, dengan carry-in awal (C0) diset ke 0. Sebaliknya, saat mode SUB diaktifkan (SUB = 1), input B akan dikomplemen menggunakan gerbang XOR dan kemudian ditambahkan dengan 1 (melalui carry-in = 1) untuk membentuk komplemen dua dari B, sehingga rangkaian dapat melakukan operasi A − B. Gerbang logika AND, OR, dan XOR digunakan untuk mengatur alur logika input berdasarkan kondisi ADD atau SUB yang aktif. Hasil dari operasi (penjumlahan atau pengurangan) akan ditampilkan melalui LED output. Dengan demikian, rangkaian ini mampu berfungsi sebagai penjumlah dan pengurang biner 4-bit secara paralel hanya dengan mengubah logika kontrol antara ADD dan SUB.
- rangkaian klik disini
- Download Data Sheet JK FLIP FLOP 7476 (klik disini)
- Download Data Sheet IC 74ls163 (klik disini)
- Download Datasheet And Gate klik disini
- Download Datasheet Inverter klik disini
- Download File Datasheet Transistor klik disini
- Download datasheet 74als14 klik disini
Komentar
Posting Komentar